在无法得到起原进EUV光刻机（极紫外光刻机）、先进制程工艺受限的布景下，中国半导体产业耐久濒临一个现实问题：淌若弗成连续沿着传统先进制程道路快速迭代，芯片性能该如何进步？

5月25日，在上海举行的2026海外电路与系统有计划会（ISCAS2026）上，华为董事、半导体业务部总裁何庭波给出了新的谜底，并认真建议半导体规模全新演进理念——“韬（τ）定律”，激发外界庸碌商议。

该定律的中枢，所以“时刻缩微”替代“几何缩微”：不再单纯依赖晶体管尺寸不休松开，而是通过逻辑折叠等改变技艺，握续压缩信号传播时延，进步系统举座驱逐。这意味着，华为试图通过另一条技艺旅途，在不依赖起原进EUV工艺的情况下，追逐内行先进制程演进速率。

当日下昼，中国科学院科技论文预发布平台还公布了一篇何庭波的论文，败露了“逻辑折叠”、“时刻缩微”等中枢技艺细节以及“韬（τ）定律”究竟是什么、它与摩尔定律有什么不同、技艺短板在那儿等诸多外界温雅的问题。

一问：什么是“韬（τ）定律”？

昔时半个世纪，摩尔定律的“几何缩微”推动了半导体行业的发展。如今这一行业发展范式断然失效：单纯的尺寸松开带来的技艺红利趋于短缺，先进制程芯片的单颗假想资本冲突十亿好意思元。

如何超越传统工艺旅途的局限？何庭波在5月25日提交的论文中详备先容了“韬（τ）定律”。节略来说，芯片竞赛不再看谁“作念得小”，而是看谁让信号“跑得快”。这一瞥变在AI期间尤为紧要。AI算力集群的范围握续推广，从单芯片、数十芯片集群升级至数万芯片的超大范围集群。关联词，当代AI系统的能耗与资本瓶颈，中枢已不在算力筹画，而在于数据传输。数据骄横，大型AI集群超80%的能耗用于数据转移，超70%的系统资本插足数据存储。这意味着，缩减芯片间、机架内、封装内的数据传输耗时，与贬低筹画耗时同等紧要。

“昔时六年，华为半导体团队针对该问题，在移动SoC、AI加快器、系统架构、芯片封装等规模进行大皆考证。筹辩论断标明，行业冲突的要害不在于迭代新制程节点、校正晶体管架构，而在于更换中枢优化主意。异日十年电子系统的迭代升级，将不再依托几何缩放，而所以时刻缩放为中枢——系统性缩减全筹画栈各层级的特征时刻常数τ。”

她在论文中进一步建议：摩尔定律的内容从来不是几何尺寸迭代，而是时刻损耗的缩减。“更小的晶体管，中枢上风是开关速率更快；更密集的互连，上风是信号传输距离更短；更高的集成度，上风是数据跨模块交互更少。因此，应将时刻本人手脚中枢臆度主意。”她合计，晶体管、电路、芯片、系统各层级，开云体育2026世界杯中国官网均可界说专属特征时刻常数τ，异日芯片优化的中枢主意，应当是全局τ的缩减，换句话说：几何缩放不再是目的，而只是缩减τ的一种技艺妙技。

二问：“逻辑折叠”是怎样作念到的？

在物理学中，τ时时代表时刻常数。既然弗成把晶体管作念得无穷小，那么另一个念念路，等于尽可能贬低信号在晶体管之间所阔绰的时刻。怎样贬低？华为给出的谜底是“逻辑折叠”。

在何庭波提交的论文中，提到芯片在速率性能方面取得的相配一部分收益，并不是通过新的光刻工艺法子得到的，而是通过在三维空间中对逻辑散播进行拓扑重组结束的，且该标的可握续。

淌若将芯片比作念是一张画满迷宫的A4纸，底本信号要从纸的最左边跑到最右边，需要超越很长的物理距离。那么将纸折叠起来，那些底本隔得很远的要害模块在物理距离上变得更近。也等于说，逻辑折叠技艺不错和洽为底本单层的二维芯片，变成双层以至多层的三维结构。

从名义上看，“韬（τ）定律”中的“逻辑折叠”容易让东说念主梦意象频年来流行的Chiplet（芯粒）架构或3D堆叠技艺。举例，当单颗大芯片的良率、面积和资本难以连续优化时，不错将其拆分红多个功能模块，米兰体育中国官网再通过先进封装技艺，像搭乐高雷同在三维空间里堆叠起来，以此进步举座性能。频年来，包括英伟达、AMD、苹果以及台积电在内的海外厂商，皆在慢慢将竞争重心从单纯“拼制程”，转向系统级优化、先进封装、Chiplet、软硬件协同以及数据互结伴果。

但本质上，华为“韬（τ）定律”并不是3D堆叠，据悉，其在芯片假想之初就继承一体化的假想，不是一层层的堆叠。

品利基金半导体产业投资司理陈启对《逐日经济新闻》记者暗意：“先进工艺细目是异日要连续追求的，晶体管密度摆在那里，不可能迷漫靠假想优化就把工艺差距抹平。但在外部条款受限的情况下，华为需要通过芯片里面的握续优化，提高举座性能。”

“现时所有这个词行业其实皆在鼓吹访佛标的，比如台积电频年来握续强调DTCO（假想—工艺协同优化）理念。尤其在3纳米之后，工艺本人带来的性能进步如故不像昔时那样彰着，越来越多性能增益来自架构优化、系统级协同假想。某种程度上说，华为是把这条技艺道路作念到了更极致。”陈启说说念。

三问：华为追逐台积电还有多远？

淌若说，“韬（τ）定律”恢复的是“如何不依赖先进制程连续进步芯片性能”，那么另一个备受温雅的问题是，这通盘线究竟能在多大程度上松开与内行先进工艺之间的差距？

当今，内行先进制程的主导者仍然是台积电。凭据其公开道路图：7纳米工艺2018年量产；5纳米工艺2020年量产；3纳米工艺2022年进入量产；2纳米（N2）2025年下半年量产；A14（业内时时视为1.4纳米级工艺）预计2028年量产。

比拟之下，华为当今公开已知、历程阛阓考证的先进芯片制造才略，仍主要停留在7纳米级别。这意味着，当今两边在制造工艺、量产才略、良率死心以及资本死心方面，仍存在彰着差距。

不外，“韬（τ）定律”并莫得停留在表面层面，何庭波在演讲中清楚：基于“韬（τ）定律”，华为在昔时6年的推行中已到手假想和量产了381款芯片。昔时几年，华为先后推出了鲲鹏、麒麟、昇腾等系列中枢芯片，而本年秋季发布的麒麟芯片将是逻辑折叠的初度营业化落地。

何庭波在论文中败露了详备的实测数据：“晶体管密度：单代产物从155百万晶体管/泛泛毫米进步至238百万晶体管/泛泛毫米，等效超越传统几何缩放3年的迭代进程；性能功耗方面：SoC（片上系统）性能中枢能效比进步41%，最高主频进步近13%。”

她坦言：“麒麟2026搭载的逻辑折叠技艺为保守版落地决议，仅针对中枢要害旅途作念局部折叠优化，未结束全芯片遮蔽。但即便如斯，产物CPU（中央处罚器）性能中枢主频仍回升至3.1GHz。预计到2031年，基于该定律的高端芯片晶体管密度将达到1.4纳米制程的同等水平。”

预计异日十年，她先容称，逻辑折叠将从局部要害旅途折叠，迭代为三层、四层及以上的全尺寸多层折叠架构。预计2026年—2035年，晶体管密度将冲突400百万晶体管/泛泛毫米，麒麟系列CPU中枢主频有望冲突4GHz。

四问：“韬（τ）定律”现有哪些技艺挑战与待解费劲？

即便华为如故给出了了了的技艺道路图，这条旅途能否果然变成范围化产业才略，仍然存在大皆待解问题。何庭波在论文中也坦言：技艺冲突无法依靠单一企业颓唐冲突。“器具链、行业范例、基准测试、器件物理、产业经济模子等均需要全行业协同改变。”

论文中具体列举了几个难点。当先是器具链与假想秩前言缺失。现有电子假想自动化（EDA）器具适配传统平面芯片假想，全尺寸逻辑折叠技艺需要全新器具链；晶圆间工艺偏差问题。逻辑折叠技艺继承多晶圆堆叠键合，不同批次、以至不同工艺节点的晶圆存在阈值电压、开动电流、互连RC参数偏差，且偏差幅度强大于单晶圆里面症结，对时钟散播、保握时刻裕度影响显贵；能耗料理问题。τ缩放是时刻维度优化准则，并非能耗料理准则。芯片速率进步10倍的同期，功耗可能同步进步10倍，超出电网供电承载上限，因此τ缩放必须配套能耗优化体系。

但异日淌若“时刻缩微”道路能够被握续考证，那么行业关于先进工艺节点的依赖程度，可能会有所下落。芯片企业的竞争重心，也可能从单纯追求起原进制程，慢慢转向“锻练工艺+系统级改变”的空洞才略竞争。关于中国半导体产业而言米兰体育MILAN，“韬（τ）定律”的敬爱敬爱约略并不单是是一项具体技艺。它是在先进制程受限布景下，中国企业对“后摩尔期间”建议的一种新探索旅途。就像何庭波在论文中写说念：“相较于产物迭代，τ缩放的中枢价值在于秩前言校正。”